半導體晶片如何做到「瘦身之路」？3D IC是一大絕招

面對激烈的市場競爭，終端消費電子產品在「輕、薄、短、小」的外形尺寸以及多元功能的追求不曾停歇，目前封裝業研發重點在於把厚度做最大利用，3D IC技術是目前唯一能滿足上述需求的關鍵技術，這項技術是利用 3D IC堆疊、矽穿孔、TSV等技術將晶片整合到效能最佳、體積最小的狀態。

什麼是3D IC？

將一只移動處理器晶片與獨立的存儲晶片結合到一起，這是一種自然發展出來的3D結構。而減少IC之間互連的長度可能會給移動系統應用的性能、功率和封裝尺寸帶來一種巨大的飛躍，主要動力就是3D IC。

SoC設計基礎架構一直是IC產業的經典。因此，從SoC生產轉向多晶片策略，成為讓大多數公司望而生畏的一大挑戰，因為他們長期依賴且熟悉支持SoC設計流程的現有龐大基礎架構。SoC的設計和驗證流程業已建立，而且也已經被設計師使用了數十年。針對某個工藝節點，代工廠提供了一套設計規則，SoC設計人員必須嚴格遵循這些規則，以確保代工廠正確地製造SoC。電子設計自動化（EDA）公司開發自動化流程，用於協助設計人員分析SoC設計，以進行實體驗證、連接性檢查、寄生組件參數擷取，以及布局後硬件仿真等。

相較於在PDK和自動化EDA流程中提供既有且經驗證的SoC基礎設施，目前還沒有為多晶片工藝提供類似的標準化產業安全網路。大多數的封裝設計仍處於手動組裝階段。除了描述預期設計規則的文本文檔案之外，封裝設計和驗證流程通常幾乎少有封裝設計附帶形式簽核要求。因此，用於封裝設計和驗證的EDA工具功能通常也更加簡單。如果少了支持和驗證的自動化設計流程協助，許多傳統的SoC設計公司應該都不願意將3D IC市場視為可行的商業選擇。

各EDA供應商正在建立面向3D設計的工具

為了緩解3D堆疊IC的挑戰，很多公司都在採用一種中間方式，即2．5D，用一種無源的矽中介層來連接各個片芯。很多業內人士都將2．5D方案看成是到達3D IC的一個緩慢上升的遷移路徑。

對於支持新3D IC項目的EDA工具的選擇，可能會使做到設計的方式產生差別。盡管可以採用現有的2D IC工具，但如果增加一些應對3D設計挑戰的技術還是有好處的。大多數主要EDA供應商都對3D IC採用一種謹慎的觀望態度，不到最終不會給自己的2D工具增加功能。同時，很多較小的EDA供應商則正在建立面向3D設計的工具。

例如三星電子公司推出了一款3D IC，該公司將一只存儲晶片堆疊在矽片芯上，兩者間採用了（垂直的）TSV（矽通孔）金屬化孔，在晶片的頂部和底部都建立了連接。TSV技術能夠做到一種廣泛的I／O存儲接口，較其它方案的功率降低多達75％，因為其互連與I／O電路的負載電容較小。

Xilinx公司也在自己新的2．5D SSI（堆疊矽互連）FPGA中採用了這種方法，其主要是在一個無源矽中介層上堆疊這些片芯，從而能夠在FPGA之間做出1萬多個互連。SSI較其它方案在每瓦I／O帶寬性能上提高了兩個以上數量級，這也再次說明了2．5D與3D在功耗與性能方面的差異。

新的封裝驗證技術

針對多晶片工藝，我們目前看到代工廠和OSAT公司開發並提供了3D IC封裝設計套件PDK組件。此外，還有組裝級設計套件ADK，實體驗證可經由設計規則檢查（DRC）確保封裝的所有組件都以滿足所有製造要求的方式布置。

在SoC市場中，代工廠和第三方為SoC提供預先驗證和預先表征的IP。SoC設計人員根據設計要求將這些IP整合於其設計中，以及100％的信心IP將按照SoC的規定工作。目前最大的問題之一是如何彌合IC設計和封裝設計流程之間的當前差距。

如果我們將單個SoC中原有的組件分解為單個磊晶，將它結合至3D IC封裝中，而SIP封裝並無一定形態，SIP封裝可根據不同晶片排列方式與不同內部結合技術的搭配，生產定制化產品，滿足客戶定制化需求，例如採取多種裸晶片或模塊進行平面式2D封裝（MCM等）或3D（MCP、SatckDie、PoP、PiP等）封裝，其內部的互連技術可以使用引線鍵合，也可使用倒裝焊或TSV等，還可採用多功能性基板整合組件的方式，將不同組件內藏於多功能基板中，最終做到功能整合。

TSV助力SIP向3D發展的道路艱險

TSV和WB金屬線連接以及倒裝FC中的bumping都是一種連接技術。TSV在晶片間或晶圓間製作垂直通道，做到晶片間垂直互聯。相比引線鍵合技術以及倒轉片技術，TSV連線長度縮短到晶片厚度，傳輸距離減少到千分之一；可以做到複雜的多片全矽系統集成；可以顯著減小RC延遲，提高計算速度；顯著降低噪聲、能耗和成本。

TSV最早應用於CIS封裝，目前成本較高，主要應用於圖像傳感器、轉接板、存儲器、邏輯處理器＋存儲器、RF模組、MEMS晶圓級3D封裝等高端封裝。但目前還面臨很多技術難題：

1、TSV的不足：3D IC的EDA工具開發必須起始於TCAD，用於建立TSV物理特性的模型。設計人員必須解決TSV會給靠近過孔開口處的有源矽區帶來應力，因為這可能干擾電路的工作。

2、增加平面規劃級：由於現有EDA工具都不支持TSV的自動化布局與布線，因此必須用當前做2D IC設計的工具，手動地增加工具。要修改2D工具與設計數據庫使之支持3D IC概念，會遇到很多挑戰。在設計中，最典型的就是3D IC改變了2D設計的布局，增加了通過TSV做連接的背面金屬層。

在平面規劃與布局階段給一只晶片增加了TSV以後，下一個挑戰將是連接分配。布線工具必須能夠分配連接，並優化通過TSV連接到背面凸塊的線長。對於3D IC設計，將一只3D晶片看成一組2D塊去作物理做到，從而可以做到3D設計的自動化，但會導致一系列新問題，如設計分區、TSV分配、跨片芯的接口、電源與地的分布，以及相應的IR降與溫度分析等。

3、定制工具：3D IC設計工具的市場一直過於狹小，無法吸引大型EDA公司的投入。普通的布局工具無法處理用於2D設計的傳統方案，即將所有獨立的數據組織成為一個大文件。而Max－3D則能夠在每個晶圓級上維護技術文件，並有一個用於TSV互連的獨立文件。

設計者通常不願意去轉換工具，或改變自己的2D流程，除非可以將一個普通IC布局工具用於自己的3D設計。然而，在某些時候，普通工具無法應付處理所需數據庫的規模。

4、3D分區的設計工具：現在，製造商們提供用於3D IC早期規劃和分區的工具。例如，Atrenta公司在SpyGlass－Physical Advanced工具中提供RTL原型技術，用於3D IC的早期規劃與分區。2D的Atrenta SpyGlass工具使設計者能夠在設計周期的前期就開始做物理做到的可行性分析，此時RTL可能還未完成。可以用它對多個平面規劃配置做虛擬化與評估，分析做到的可行性，選擇適當的矽IP，創建物理分區，以及生成針對IP和SoC做到的做到指導。

對於3D IC，必須找到一種能跨多級對設計分區的方式，並了解TSV對整個設計的影響，這樣才能做早期的平面規劃。

5、測試3D堆疊：測試問題是3D堆疊片芯的另外一個挑戰。在3D IC的測試中有三大問題：確認好片芯、在封裝堆疊中後為需重測片芯提供通道、以及為封裝內做片芯間互連的TSV提供通道。

3D晶片級測試品質意味著什麼？

在進行3D測試之前，晶圓首先要經歷晶圓測試；有些晶片可通過測試，另一些則否。通過測試的裸晶繼續進行封裝，然後進行封裝測試，在這些環節還會發現更多不合格件。

1、傳統晶圓和封裝測試的比較

2、3D堆疊IC的晶圓與封裝測試比較

如果裸晶缺陷覆蓋率是95％，則10層晶片堆疊的最終封裝良率將會是60％。顯然地，如果5％的逃脫率導致40％的最終產品被丟棄，這並不是我們希望看到的。

3、嵌入式測試壓縮和邏輯內建自測試組合的優點

3D封裝需要非常高品質的晶圓級測試，以便只有「良品裸晶」被封裝在一起。3D測試還需要已知合格的中介層、部份堆疊測試、TSV和封裝測試。

邏輯內建自測試元件使系統自我測試成為可能，這對於汽車或醫療應用的IC尤為重要。添加單元內和非傳統失效模型則能夠使設計中數位邏輯元件的測試品質達到可接受的程度。除此之外還需要測試嵌入式IP、I／O以及TSV。

對於I／O和TSV，因為無法保證與ATE的電氣接觸，測試必須在非接觸形式下進行。這是一個有待研究的領域；其中一種有趣的做法是使用邊界掃描途徑，為部份封裝的元件進行晶圓級測試，以及封裝內晶片之間的互連測試。

總結：未來幾十年內，3DIC都將憑借著更低的成本、更小的體積，以及推動晶片功能進化等優勢，成為未來半導體產業的新典範，而3D堆棧DRAM和3D邏輯SoC應用將成為推動3DIC技術獲得大量採用的最主要驅動力，接下來依序是CMOS影像傳感器、功率組件和MEMS等。所謂的wide I／O接口以及在28nm採用TSV技術來大量製造移動／平板產品專用應用處理器晶片的情況也將有可能發生。但事實上，要成功推動3DIC，除了技術問題，還涉及到複雜的供應鏈部份，它要改變的層面非常多。因此，包括三星和台積電（TSMC）在內的晶圓代工巨擘們，都不停針對3DIC展開垂直整合布局，希望能滿足領先無晶圓廠半導體公司，如高通、博通、Marvell、NVIDIA和蘋果的需求，以及其它採取輕晶圓廠策略的業者如德州儀器、意法半導體和NEC ／瑞薩等。

未來在拓展3DIC業務時，業界必須尋求所謂的「虛擬IDM」模式，其中包括TSV蝕刻填充、布線、凸塊、晶圓測試和晶圓級組裝在內的中階晶圓處理部份，有報告指出，其市場規模預計可達38億美元。另外，後段的組裝和測試部份，如3DIC模塊等，預估將達46億美元，而這些，都代表著先進封裝產業未來可持續獲得成長的商機所在。

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